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完成了功能仿真，接下来我们就来看看时序仿真是如何操作的，我们还是回到 Quartus II 软 件界面中，在 Quartus II 软件界面中，首先，我们需要全编译一下我们的工程，这时我们打开工程下的 Simulation/modelsim 文件夹，如图  

 在该页面中我们可以看到很多文件，有我们功能仿真生成的文件，还有我们时序仿真要用到的.vo 文件(网表文件)和.sdo 文件（时延文件），有了这些文件，我们才能进行时序仿真。（如果打开并没有找到.vo和.sdo文件，那么你需要重新创建工程，在选择EDA工具时，选择ModelsimAltera，Verilog，创建完成后重新编译工程）。接下来我们就可以回到 Quartus II 软件界面中，我们在菜单栏中找到【Tools】→【Run Simulation Tool】→【Gate Level Simulation】按钮并点击，出现如图

这里我们可以看到有三种模式，我们使用默认的即可，点击【Run】，则会出现如图

这时，大家在来看一看 LED1 和 CLK_50M 这两个信号

我们很清楚的可以看到它们并不是同时发送变化，它们之间是有延迟的。至此，我们完成了时序仿真。

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